Konfiguracija FPGA preko USB-a

Inženjeri su za vreme proteklih nekoliko decnija nastojali da smanje veličinu elektronskih sistema i da istovremeno povećaju fleksibilnost. Sa pojavom reprogramibilne FPGA logike, sistemi su postali jefiniji i mogli su da se nadograde u letu. U ovom članku je dat prikaz kako da se konfiguriše FPGA sistem preko USB-a sa ciljem implementacije fleksibilnosti in-field nadogradnji.

 

 Field Programmable Gate Arrays (FPGA) je jednostavni programabilni logički blok sa masivnom fabrikom električno programabilnih interkonekcija koje su postavljene izmeñu logičkih blokova. FPGA sistemi su uvedeni kako bi implementovali celokupnu funkcionalnost sistema na jednom čipu i omogućili fleksibilnost reprogramiranja. Danas, FPGA sistemi pokrivaju široko tržište primena kao što su automobilske, industrijske, medicinske, umrežavanje potrošačke elektronike, bezbednost, računarstvo viskoih preformansi, video i slike, digitalna obrada signala, itd.

 

 FPGA sistemi rade u dva režima: konfiguracionom režimu i korisnički režim. Sa uključivanjem napajanja, FPGA ulazi u konfiguracioni režim za programiranje. Konfigurisanje FPGA sistema znači slanje niza bitova ‘0’ i ‘1’ u ureñaj kroz specijalne pinove. Jednom kada je FPGA konfigurisan, on se prebacuje u korisnički režim kako bi izvršavao programiranu logičku funkciju.

 Većina FPGA ureñaja koristi SRAM kako bi uskladištio konfiguracione podatke. Pošto je SRAM konfiguracija koja zavisi od prisustva napona, podaci konfiguracija treba da budu skinuti u SRAM po uključenju napona. Ove konfiguracije mogu takoñe biti automatski učitane iz memorije koja ne zavisi od prisustva napona kao što su PROM, SPI Flash, ili eksterni procesorski čip. Mikroprocesori, mikrokontroleri i digitalni procesori signala mogu takoñe da skinu konfiguracione podatke u SRAM FPGA-a. Pored ovih metoda, konfiguracija takoñe može da bude skinuta preko najpopularnijeg JTAG interfejsa, USB interfejsa, itd.

 Konfiguracija FPGA sistema može da bude izvrešena ili postavljajući FPGA u master režim ili u slave režim. U master režimu, FPGA generiše konfiguracioni časovnik i kontroliše konfiguraciju podataka. U ovom režimu FPGA uopšteno skida konfiguracioni niz bitova iz memorija kao što su SPI, Flash, i PROM. Kada se koristi SPI Flash, FPGA deluje kao SPI master i konfiguracija se preuzima iz SPI Flash&a, dok postoji slučaj kada se konfiguracija skida iz PROM&a. Svi ovi slučajevi su prikazani na Slici 1.

Slika 1. FPGA konfiguracija u master režimu

 

 U slave režimu, FPGA može da bude konfigurisan korišćenjem eksternih inteligentnih ureñaja kao što su  mikrokontroleri, mikroprocesori, digitalni procesori signala, itd. ili korišćenjem JTAG ili USB interfejsa. Tri najčešće korišćene metode pametnih uređaja koriste konfiguraciju učitavanja podataka i mogu biti u sinhroninom serijskom, SPI slave i paralelnom režimu. Sinhroni serijski režim je ilustrovan na Slici 2.

Slika 2. FPGA konfiguracija u slave režimu

 

 Obično dve linije – podaci i časovnik – se koriste za skidanje konfiguracije u ovoj metodi. U krajnjoj liniji konfiguracionog časovnika, konfiguracioni bitovi podataka se smenjuju u FPGA sistemu.

Slika 3. FPGA konfiguracija u slave režimu – SPI 

 

 Na Slici 3 FPGA deluje kao SPI slave i eksterni mikroprocesor, mikrokontroler ili procesor digitalnih signala.

 Većina FPGA sistema ima opciju 8/16/32-bitne selekcije kada su konfiguracioni podaci poslati paralelno. Ovaj metod je dat na Slici 4 i to je najbrži režim za učitavanje konfiguracionih podataka.

Slika 4. FPGA konfiguracija u slave režimu – paralelni režim

 JTAG interfejs je 4/ 5 pinski serijski interfejs. Pet pinova su TDI (Test Data In), TDO (Test Data Out), TCK (Test Clock), TMS (Test Mode Select) i TRST (Test Reset). TRST pin je opcioni. JTAG je obično koristi za hardversko debagovanje i sken testiranje granica. Ovaj interfejs takoñe može da bude korišćen za konfiguraciono programiranje. Slika 5 pokazuje konfiguraciono signalno mapiranje korišćenjem JTAG interfejsa.

Slika 5. FPGA konfiguracija u slave režimu – JTAG režim

 USB interfejs velike brzine može da bude integrisan u rešenje koje se zasniva na FPGA tehnologiji na sledeće načine:

• USB protokol se slaže intelektualno vlasništvo (IP) sa eksternim primopredajnikom: U ovoj metodi, SIE IP je implementovan sa FPGA sistemom ili ASIC&om i korišćen zajedno sa eksternim primopredajnikom. Ovaj metod nudi prednost koju hardver zahteva, a koja je minimalna. Meñutim, razvoj USB Stack IP&a će potrošiti dragoceno vreme kao i inženjerske resurse. S druge strane, korišćenje IP-a treće stranke može da košta. Implemantacija protokola višeg nivoa i funkcija aplikacije takoñe uzima značajnu količinu FPGA resursa.
• USB Bridge IC sa integrisanim SIE i primopredajnikom: Ova tehnika spaja eksterni serijski interfejs, baš kao i primopredajnik na FPGA. Menadžment protokola signalnog nivoa ne može više da bude upravljan sa FPGA sistemom. Ovde postoje neke uštede u smislu FPGA resursa. Meñutim, implemantacija USB protokola višeg nivoa se još uvek radi pomoću FPGA tehnologije. U ovom slučaju, odluka treba da se donese posle analize troškova zahtevanog eksternog hardvera u poreñenju sa količinom FPGA resursa koji bi bili sačuvani.
• Kontroler + FPGA: Ovaj metod povezuje FPGA ili ASIC na inteligentan USB kontroler koji bi trebao da se brine o svim nivoima menadžmenta USB protokola. Kontroleri mogu da ponude fleksibilnost konfigurisanog broja krajnjih tačaka, FIFO veličinu i mogu čak da sadrže mikrokontroler koji upravlja menadžmentom visokog nivoa USB protokola. Takvi periferni kontroleri takoñe poseduju sposobnost da upravljaju nekim funkcijama na nivou aplikacije, tako oslobañajući FPGA ili ASIC od potrebe da ih izvrše.